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大数据时代，企业的任何规划和决策都离不开数据分析的支撑。领导开会要看数据，项目拉投资要看数据，活动复盘要看数据……

而传统的看数据方式要提前知晓领导需要哪些维度的数据，再由数据分析师基于历史数据做好报表，在会议上进行报告。随着商业节奏的加快，这种基于提前沟通好的需求做分析的模式已经跟不上企业发展的速度，严重影响企业内部决策的效率。

寄存器（register），在 Verilog 中用来暂时存放参与运算的数据和运算结果的变量。一个变量声明为寄存器时，它既可以被综合成触发器，也可能被综合成 Latch，甚至是 wire 型变量。但是大多数情况下我们希望它被综合成触发器，但是有时候由于代码书写问题，它会被综合成不期望的 Latch 结构。

Latch 的主要危害有：

• 1）输入状态可能多次变化，容易产生毛刺，增加了下一级电路的不确定性；

• 2）在大部分 FPGA 的资源中，可能需要比触发器更多的资源去实现 Latch 结构；

• 3）锁存器的出现使得静态时序分析变得更加复杂。

Latch 多用于门控时钟（clock gating）的控制，一般设计时，我们应当避免 Latch 的产生。

if 结构不完整

组合逻辑中，不完整的 if - else 结构，会产生 latch。

例如下面的模型，if 语句中缺少 else 结构，系统默认 else 的分支下寄存器 q 的值保持不变，即具有存储数据的功能，所以寄存器 q 会被综合成 latch 结构。

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