【建站服务】【上往建站】云梦网站建设-云梦网站优化-云梦网站推广-云梦网页设计-域名申请

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作者: 风兰 . 阅读量： 11 . 发表时间：2022-09-21 05:31:26

网站建设

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【上往建站】云梦网站建设-云梦网站优化-云梦网站推广-云梦网页设计

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顶层模块描述如下，主要功能是将与逻辑的输出结果输入到 D 触发器进行缓存。

实例

module top(
   output  and_out,
   input   in1, in2, clk);

   wire    res_tmp ;
   and_gate u_and(res_tmp, in1, in2);
   d_gate   u_dt(and_out, res_tmp, clk);

endmodule

testbench 描述如下，仿真时设置 "+maxdelays"，使用最大延迟值。

实例

`timescale 1ns/1ps
module test ;
   wire         and_out ;
   reg          in1, in2 ;
   reg          clk ;

   initial begin
      clk = 0 ;
      forever begin
          #(10/2) clk = ~clk ;
      end
   end

   initial begin
      in1 = 0 ; in2 = 0 ;
      # 32 ;
      in1 = 1 ; in2 = 1 ;
      # 13 ;
      in1 = 1 ; in2 = 0 ;
   end

   top   u_top(
               .and_out (and_out),
               .in1     (in1),
               .in2     (in2),
               .clk     (clk));

   initial begin
      forever begin
         #100;
         if ($time >= 1000)  $finish ;
      end
   end

endmodule // test

仿真时序如下所示，由图可知：

(1) 与门输入端 A/B 到输出端 Z 的上升延迟为 33.7-32=1.7ns；
(2) 与门输出端 Z 到触发器输入端 D 的互联延迟为 0；
(3) 触发器 D 端到 CP 端时间差为 35-33.7=1.3ns，大于 setup check 时设置的 1ns，因此时序满足要求，不存在 violation 。
(4) 触发器 CP 端到输出端 Q 的上升延迟为 36.7-35=1.7ns；

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