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【建站服务】湖北省南漳网站建设/网站制作/网页设计/网络公司/百度推广-上往建站-域名申请

作者: 风兰 . 阅读量: 4 . 发表时间:2022-09-21 05:31:23

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当两个时钟频率比相对较小时,可以在快时钟域采用对信号延迟的方法进行展宽;

当两个时钟频率比相差较大时,可在快时钟域采用计数的方法来延长单 bit 信号有效的时间。

利用延迟来展宽窄脉冲信号的方法 Verilog 描述如下。因为 clk1 与 clk2 的频率比为 2,只需要在 clk2 时钟域延迟 2 拍即可。

实例

   reg [1:0]    sig11_r ;
   always @(posedge clk1 or negedge rstn) begin
     if (!rstn) sig11_r  <= 2'b0 ;
     else       sig11_r  <= {sig11_r[0], sig11} ;
   end

   reg          sig22_r ;
   always @(posedge clk2 or negedge rstn) begin
      if (!rstn)        sig22_r  <= 1'b0 ;
      else              sig22_r  <= |sig11_r ;
   end
   assign sig22 = sig22_r ;






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