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作者: 风兰 . 阅读量： 4 . 发表时间：2022-09-21 05:30:51

网站建设

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再比如提到经典的数据应用案例时，很多人想到的还是沃尔玛“啤酒与尿布”，也折射了当下零售商的窘境：执着于在自家的仓库数据中找到可能的商品关联，如果进一步分析搜索啤酒的用户背后的动机是什么、还会搜索哪些商品，是否会制造更多的可能？

另一个现实而迫切的问题是，疫情期间每天有超过10亿人次在用百度搜索获取信息，沉淀了海量的用户数据，这些用户们出于什么样的需求，基于什么样的诉求？幸运的是，已经有不少人尝试从野味、口罩等数据中给出了一些洞察，可这些疫情期间的搜索数据如何优化社会治理体系，如何预防下一次疫情的出现，还需要进一步下功夫挖掘。

如果偶数分频系数过大，就需要对分频系数 N 循环计数进行分频。在计数周期达到分频系数中间数值 N/2 时进行时钟翻转，可保证分频后时钟的占空比为 50%。因为是偶数分频，也可以对分频系数中间数值 N/2 进行循环计数。

偶数分频的 Verilog 描述举例如下。

实例

module even_divisor
  # (parameter DIV_CLK = 10 )
    (
    input               rstn ,
    input               clk,
    output              clk_div2,
    output              clk_div4,
    output              clk_div10
    );

   //2 分频
   reg                  clk_div2_r ;
   always @(posedge clk or negedge rstn) begin
      if (!rstn) begin
         clk_div2_r     <= 'b0 ;
      end
      else begin
         clk_div2_r     <= ~clk_div2_r ;
      end
   end
   assign       clk_div2 = clk_div2_r ;

   //4 分频
   reg                  clk_div4_r ;
   always @(posedge clk_div2 or negedge rstn) begin
      if (!rstn) begin
         clk_div4_r     <= 'b0 ;
      end
      else begin
         clk_div4_r     <= ~clk_div4_r ;
      end
   end
   assign clk_div4      = clk_div4_r ;

   //N/2 计数
   reg [3:0]            cnt ;
   always @(posedge clk or negedge rstn) begin
      if (!rstn) begin
         cnt    <= 'b0 ;
      end
      else if (cnt == (DIV_CLK/2)-1) begin
         cnt    <= 'b0 ;
      end
      else begin
         cnt    <= cnt + 1'b1 ;
      end
   end

   //输出时钟
   reg                  clk_div10_r ;
   always @(posedge clk or negedge rstn) begin
      if (!rstn) begin
         clk_div10_r <= 1'b0 ;
      end
      else if (cnt == (DIV_CLK/2)-1 ) begin
         clk_div10_r <= ~clk_div10_r ;
      end
   end
   assign clk_div10 = clk_div10_r ;
endmodule