【建站服务】湖北省神农架微信公众号代运营/商城小程序定制/企业网站制作/网络公司/APP开发-上往建站-域名申请
作者: 风兰 . 阅读量: 4 . 发表时间:2022-09-21 05:22:01
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用硬件描述语言(例如 Verilog)设计数字电路,并进行仿真保证逻辑功能的正确性。
翻译
RTL 描述会被综合工具转换为一个未经优化的中间表示。该过程读入 Verilog 描述的基本原语和操作,不考虑面积、时序、功耗等设计约束,仅完成简单的内部资源分配。
未优化的中间表示
翻译过程中产生的中间表示,数据格式由综合工具内部识别,用户无法也无需了解。
逻辑优化
优化设计逻辑,删除冗余逻辑。该过程往往会将 RTL 设计的一些变量删除,或重新命名,逻辑实现过程往往也会改变,以达到逻辑的最优化实现。该过程会产生优化的内部表示。
工艺映射和优化
此步骤之前,设计的描述过程是独立于目标工艺的。该步骤中,综合工具将使用工艺库(标准单元库)中提供的逻辑单元,实现设计的内部表示。即设计会被映射到目标工艺。实现过程中,还必须满足时序、面积和功耗的约束,执行一些局部的优化。
标准单元库
如之前所述,标准单元库对应工艺库,可以包含简单的与门、非门等基本逻辑门单元,也可以包含特殊的宏单元,例如乘法器、特殊的触发器等。
为了更好的映射与优化,每个逻辑单元,应当包含以下信息:
1、功能描述
2、版图面积
3、时序信息
4、 功耗信息
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