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使用 Verilog 进行数字设计时，需要遵循以下原则：可综合的结构可大胆使用，不可综合的结构仿真中使用，有些综合工具支持有些不支持的结构尽量不使用。

除非某些特殊设计，例如 clkgate, 时钟切换等电路等，否则设计中不要编写潜在的会被综合成 Latch 的逻辑。详见《Verilog 教程》章节《6.5 Verilog 避免 Latch》。

变量声明时不要学 C 语言格式对寄存器变量进行赋初值操作。仿真时变量会有设置的初值，综合后寄存器初值是不确定的。如果信号初值会影响逻辑功能，则仿真过程可能会因验证不充分而错过查找出逻辑错误的机会。

所有内部寄存器都应该使用复位进行赋初值操作，以确保系统复位时各寄存器都有稳定的状态。因为没有复位端，综合后电路中寄存器的初始值不能确定，可能会导致功能错误。

组合逻辑使用阻塞赋值，时序逻辑使用非阻塞赋值。组合逻辑一般使用连续赋值语句 assign 描述，always 描述的电路也能被综合成组合逻辑，例如"与逻辑"可以描述如下：

always 语句中被赋值的信号一定要声明为 reg 型，在组合逻辑中该 reg 变量会被综合成线网，在时序逻辑中该 reg 变量会被综合成触发器。

同一个变量不能受多个时钟（或 always 块）控制，也不能受时钟的双边沿控制。此类描述也是不可综合的。

避免设计中出现 X 或 Z 值，因为综合工具只能识别 0 或 1 的逻辑值。

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