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）模块例化

这里利用 testbench 开始声明的信号变量，对被测试模块进行例化连接。

6）自校验

如果设计比较简单，完全可以通过输入、输出信号的波形来确定设计是否正确，此部分完全可以删除。如果数据很多，有时候拿肉眼观察并不能对设计的正确性进行一个有效判定。此时加入一个自校验模块，会大大增加仿真的效率。

实例中，我们会在数据输出使能 dout_en 有效时，对输出数据 dout 与参考数据 read_temp（激励部分产生）做一个对比，并将对比结果置于信号 err_cnt 中。最后就可以通过观察 err_cnt 信号是否为 0 来直观的对设计的正确性进行判断。

当然如实例中所示，我们也可以将数据写入到对应文件中，利用其他方式做对比。

7）结束仿真

如果我们不加入结束仿真部分，仿真就会无限制的运行下去，波形太长有时候并不方便分析。Verilog 中提供了系统任务 $finish 来停止仿真。

停止仿真之前，可以将自校验的结果，通过系统任务 $display 在终端进行显示。

文件读写选项

用于打开文件的系统任务 $fopen 格式如下：

fd = $fopen("<name_of_file>", "mode")

和 C 语言类似，打开方式的选项 "mode" 意义如下：

开方式的选项 "mode" 意义如下：

r 只读打开一个文本文件，只允许读数据。

w 只写打开一个文本文件，只允许写数据。如果文件存在，则原文件内容会被删除。如果文件不存在，则创建新文件。

a 追加打开一个文本文件，并在文件末尾写数据。如果文件如果文件不存在，则创建新文件。

rb 只读打开一个二进制文件，只允许读数据。

wb 只写打开或建立一个二进制文件，只允许写数据。

ab 追加打开一个二进制文件，并在文件末尾写数据。

r+ 读写打开一个文本文件，允许读和写

w+ 读写打开或建立一个文本文件，允许读写。如果文件存在，则原文件内容会被删除。如果文件不存在，则创建新文件。

a+ 读写打开一个文本文件，允许读和写。如果文件不存在，则创建新文件。读取文件会从文件起始地址的开始，写入只能是追加模式。

rb+ 读写打开一个二进制文本文件，功能与 "r+" 类似。

wb+ 读写打开或建立一个二进制文本文件，功能与 "w+" 类似。

ab+ 读写打开一个二进制文本文件，功能与 "a+" 类似。

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