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【建站服务】甘南设计网页公司-域名申请

作者: 风兰 . 阅读量: 7 . 发表时间:2022-09-21 03:25:31

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号的顺序时不时的可能也会有所改动,此时再利用顺序端口连接进行模块例化,显然是不方便的。所以平时,建议采用命名端口方式对模块进行例化。

端口连接规则

输入端口

模块例化时,从模块外部来讲, input 端口可以连接 wire 或 reg 型变量。这与模块声明是不同的,从模块内部来讲,input 端口必须是 wire 型变量。

输出端口

模块例化时,从模块外部来讲,output 端口必须连接 wire 型变量。这与模块声明是不同的,从模块内部来讲,output 端口可以是 wire 或 reg 型变量。

输入输出端口

模块例化时,从模块外部来讲,inout 端口必须连接 wire 型变量。这与模块声明是相同的。

悬空端口

模块例化时,如果某些信号不需要与外部信号进行连接交互,我们可以将其悬空,即端口例化处保留空白即可,上述例子中有提及。

output 端口正常悬空时,我们甚至可以在例化时将其删除。

input 端口正常悬空时,悬空信号的逻辑功能表现为高阻状态(逻辑值为 z)。但是,例化时一般不能将悬空的 input 端口删除,否则编译会报错,例如:

实例

//下述代码编译会报Warning
full_adder4  u_adder4(
    .a      (a),
    .b      (b),
    .c      (),
    .so     (so),
    .co     (co));

实例

//如果模块full_adder4有input端口c,则下述代码编译是会报Error
full_adder4  u_adder4(
    .a      (a),
    .b      (b),
    .so     (so),
    .co     (co));

一般来说,建议 input 端口不要做悬空处理,无其他外部连接时赋值其常量,例如:

实例

full_adder4  u_adder4(
    .a      (a),
    .b      (b),
    .c      (1'b0),
    .so     (so),
    .co     (co));

位宽匹配

当例化端口与连续信号位宽不匹配时,端口会通过无符号数的右对齐或截断方式进行匹配。

假如在模块 full_adder4 中,端口 a 和端口 b 的位宽都为 4bit,则下面代码的例化结果会导致:u_adder4.a = {2'bzz, a[1:0]}, u_adder4.b = b[3:0] 。

实例

full_adder4  u_adder4(
    .a      (a[1:0]),      //input a[3:0]
    .b      (b[5:0]),      //input b[3:0]
    .c      (1'b0),
    .so     (so),


     (co));

端口连续信号类型


连接端口的信号类型可以是,1)标识符,2)位选择,3)部分选择,4)上述类型的合并,5)用于输入端口的表达式。


当然,信号名字可以与端口名字一样,但他们的意义是不一样的,分别代表的是 2 个模块内的信号。


用 generate 进行模块例化

当例化多个相同的模块时,一个一个的手动例化会比较繁琐。用 generate 语句进行多个模块的重复例化,可大大简化程序的编写过程。


重复例化 4 个 1bit 全加器组成一个 4bit 全加器的代码如下:


实例

module full_adder4(

    input [3:0]   a ,   //adder1

    input [3:0]   b ,   //adder2

    input         c ,   //input carry bit

 

    output [3:0]  so ,  //adding result

    output        co    //output carry bit

    );

 

    wire [3:0]    co_temp ;

    //第一个例化模块一般格式有所差异,需要单独例化

    full_adder1  u_adder0(

        .Ai     (a[0]),

        .Bi     (b[0]),

        .Ci     (c==1'b1 ? 1'b1 : 1'b0),

        .So     (so[0]),

        .Co     (co_temp[0]));

 

    genvar        i ;

    generate

        for(i=1; i<=3; i=i+1) begin: adder_gen

        full_adder1  u_adder(

            .Ai     (a[i]),

            .Bi     (b[i]),

            .Ci     (co_temp[i-1]), //上一个全加器的溢位是下一个的进位

            .So     (so[i]),

            .Co     (co_temp[i]));

        end

    endgenerate

 

    assign co    = co_temp[3] ;

 

endmodule

testbench 如下:


实例

`timescale 1ns/1ns

 

module test ;



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