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x 意味着信号数值的不确定，即在实际电路里，信号可能为 1，也可能为 0。

z 意味着信号处于高阻状态，常见于信号（input, reg）没有驱动时的逻辑结果。例如一个 pad 的 input 呈现高阻状态时，其逻辑值和上下拉的状态有关系。上拉则逻辑值为 1，下拉则为 0 。

整数数值表示方法

数字声明时，合法的基数格式有 4 中，包括：十进制('d 或 'D)，十六进制('h 或 'H)，二进制（'b 或 'B），八进制（'o 或 'O）。数值可指明位宽，也可不指明位宽。

指明位宽：

其中，下划线 _ 是为了增强代码的可读性。

不指明位宽:

一般直接写数字时，默认为十进制表示，例如下面的 3 种写法是等效的：

负数表示

通常在表示位宽的数字前面加一个减号来表示负数。例如：

-6'd15  
-15

-15 在 5 位二进制中的形式为 5'b10001, 在 6 位二进制中的形式为 6'b11_0001。

需要注意的是，减号放在基数和数字之间是非法的，例如下面的表示方法是错误的：

4'd-2 //非法说明

实数表示方法

实数表示方法主要有两种方式：

十进制：

30.1236.03.00.001

科学计数法：

1.2e4         //大小为120001_0001e4      //大小为1000100001E-3          //大小为0.001

字符串表示方法

字符串是由双引号包起来的字符队列。字符串不能多行书写，即字符串中不能包含回车符。Verilog 将字符串当做一系列的单字节 ASCII 字符队列。例如，为存储字符串 "www.runoob.com", 需要 14*8bit 的存储单元。例如：

erilog 最常用的 2 种数据类型就是线网（wire）与寄存器（reg），其余类型可以理解为这两种数据类型的扩展或辅助。

线网（wire）

wire 类型表示硬件单元之间的物理连线，由其连接的器件输出端连续驱动。如果没有驱动元件连接到 wire 型变量，缺省值一般为 "Z"。举例如下：

实例

wire   interrupt ;

wire   flag1, flag2 ;

wire   gnd = 1'b0 ;  

线网型还有其他数据类型，包括 wand，wor，wri，triand，trior，trireg 等。这些数据类型用的频率不是很高，这里不做介绍。

寄存器（reg）

寄存器（reg）用来表示存储单元，它会保持数据原有的值，直到被改写。声明举例如下：

实例

reg    clk_temp;

reg    flag1, flag2 ;

例如在 always 块中，寄存器可能被综合成边沿触发器，在组合逻辑中可能被综合成 wire 型变量。寄存器不需要驱动源，也不一定需要时钟信号。在仿真时，寄存器的值可在任意时刻通过赋值操作进行改写。例如：

实例

reg rstn ;

initial begin

    rstn = 1'b0 ;

    #100 ;

    rstn = 1'b1 ;

end

向量

当位宽大于 1 时，wire 或 reg 即可声明为向量的形式。例如：

实例

reg [3:0]      counter ;    //声明4bit位宽的寄存器counter

wire [32-1:0]  gpio_data;   //声明32bit位宽的线型变量gpio_data

wire [8:2]     addr ;       //声明7bit位宽的线型变量addr，位宽范围为8:2

reg [0:31]     data ;       //声明32bit位宽的寄存器变量data, 最高有效位为0

对于上面的向量，我们可以指定某一位或若干相邻位，作为其他逻辑使用。例如：

实例

wire [9:0]     data_low = data[0:9] ;

addr_temp[3:2] = addr[8:7] + 1'b1 ;

Verilog 支持可变的向量域选择，例如：

实例

reg [31:0]     data1 ;

reg [7:0]      byte1 [3:0];

integer j ;

always@* begin

    for (j=0; j<=3;j=j+1) begin

        byte1[j] = data1[(j+1)*8-1 : j*8];

        //把data1[7:0]…data1[31:24]依次赋值给byte1[0][7:0]…byte[3][7:0]

    end

end

Verillog 还支持指定 bit 位后固定位宽的向量域选择访问。

[bit+: width] : 从起始 bit 位开始递增，位宽为 width。

[bit-: width] : 从起始 bit 位开始递减，位宽为 width。

实例

//下面 2 种赋值是等效的

A = data1[31-: 8] ;

A = data1[31:24] ;

//下面 2 种赋值是等效的

B = data1[0+ : 8] ;

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