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将上述修改的新模块例化到 3 段式的 testbench 中即可进行仿真，结果如下:

由图可知，输出信号与 3 段式状态机完全一致。

1 段式状态机的缺点就是许多种逻辑糅合在一起，不易后期的维护。当状态机和输出信号较少时，可以尝试此种描述方式。

状态机修改：Moore 型

如果使用 Moore 型状态机描述售卖机的工作流程，那么还需要再增加 2 个状态编码，用以描述 Mealy 状态机输出时的输入信号和状态机状态。

3 段式 Moore 型状态机描述的自动售卖机 Verilog 代码如下：

    //(2) state switch, using block assignment for combination-logic

    always @(*) begin //all case items need to be displayed completely

        case(st_cur)

            IDLE:

                case (coin)

                    2'b01:     st_next = GET05 ;

                    2'b10:     st_next = GET10 ;

                    default:   st_next = IDLE ;

                endcase

            GET05:

                case (coin)

                    2'b01:     st_next = GET10 ;

                    2'b10:     st_next = GET15 ;

                    default:   st_next = GET05 ;

                endcase

            GET10:

                case (coin)

                    2'b01:     st_next = GET15 ;

                    2'b10:     st_next = GET20 ;

                    default:   st_next = GET10 ;

                endcase

            GET15:

                case (coin)

                    2'b01:     st_next = GET20 ;

                    2'b10:     st_next = GET25 ;

                    default:   st_next = GET15 ;

                endcase

            GET20:         st_next = IDLE ;

            GET25:         st_next = IDLE ;

            default:       st_next = IDLE ;

        endcase // case (st_cur)

    end // always @ (*)

   // (3) output logic,

   // one cycle delayed when using non-block assignment

    reg  [1:0]   change_r ;

    reg          sell_r ;

    always @(posedge clk or negedge rstn) begin

        if (!rstn) begin

            change_r       <= 2'b0 ;

            sell_r         <= 1'b0 ;

        end

        else if (st_cur == GET20 ) begin

            sell_r         <= 1'b1 ;

        end

        else if (st_cur == GET25) begin

            change_r       <= 2'b1 ;

            sell_r         <= 1'b1 ;

        end

        else begin

            change_r       <= 2'b0 ;

            sell_r         <= 1'b0 ;

        end

    end

    assign       sell    = sell_r ;

    assign       change  = change_r ;

endmodule

将上述修改的 Moore 状态机例化到 3 段式的 testbench 中即可进行仿真，结果如下:

由图可知，输出信号与 Mealy 型 3 段式状态机相比延迟了一个时钟周期，这是因为进入到新增加的编码状态机时需要一个时钟周期的时延。此时，输出再用非阻塞赋值就会导致最终的输出信号延迟一个时钟周期。这也属于 Moore 型状态机的特点。

输出信号赋值时，用阻塞赋值，则可以提前一个时钟周期。

输出逻辑修改如下。

实例

    // (3.2) output logic, using block assignment

    reg  [1:0]   change_r ;

    reg          sell_r ;

    always @(*) begin

        change_r  = 'b0 ;

        sell_r    = 'b0 ; //not list all condition, initializing them

        if (st_cur == GET20 ) begin

            sell_r         = 1'b1 ;

        end

        else if (st_cur == GET25) begin

            change_r       = 2'b1 ;

            sell_r         = 1'b1 ;

        end

    end

输出信号阻塞赋值的仿真结果如下:

由图可知，输出信号已经和 3 段式 Mealy 型状态机一致。

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