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任务操作全局变量

因为任务可以看做是过程性赋值，所以任务的 output 端信号返回时间是在任务中所有语句执行完毕之后。

任务内部变量也只有在任务中可见，如果想具体观察任务中对变量的操作过程，需要将观察的变量声明在模块之内、任务之外，可谓之"全局变量"。

例如有以下 2 种尝试利用 task 产生时钟的描述方式。

仿真结果如下。

第一种描述方式，虽然任务内部变量会有赋值 0 和赋值 1 的过程操作，但中间变化过程并不可见，最后输出的结果只能是任务内所有语句执行完毕后输出端信号的最终值。所以信号 clk_test1 值恒为 1，此种方式产生不了时钟。

第二种描述方式，虽然没有端口信号，但是直接对"全局变量"进行过程操作，因为该全局变量对模块是可见的，所以任务内信号翻转的过程会在信号 clk_test2 中体现出来。

automatic 任务

和函数一样，Verilog 中任务调用时的局部变量都是静态的。可以用关键字 automatic 来对任务进行声明，那么任务调用时各存储空间就可以动态分配，每个调用的任务都各自独立的对自己独有的地址空间进行操作，而不影响多个相同任务调用时的并发执行。

如果一任务代码段被 2 处及以上调用，一定要用关键字 automatic 声明。

当没有使用 automatic 声明任务时，任务被 2 次调用，可能出现信号间干扰，例如下面代码描述：

仿真结果如下。

en_cnt 为高时，任务 (1) 中信号 en 有效， cnt1 能输出正确的逻辑值；

此时任务 (2) 中信号 en 是不使能的，所以 cnt2 的值被任务 (1) 驱动的共用变量 cnt_temp 覆盖。

en_cnt 为低时，任务 (2) 中信号 en 有效，所以任务 (2) 中的信号 cnt2 能输出正确的逻辑值；而此时信号 cnt1 的值在时钟的驱动下，一次次被任务 (2) 驱动的共用变量 cnt_temp 覆盖。

可见，任务在两次并发调用中，共用存储空间，导致信号相互间产生了影响。

    xor_oper         u_xor_oper

    (

      .clk              (clk  ),

      .rstn             (rstn ),

      .a                (a    ),

      .b                (b    ),

      .co               (co   ));

    initial begin

        forever begin

            #100;

            if ($time >= 1000)  $finish ;

        end

    end

endmodule // test

仿真结果如下。

由图可知，异或输出逻辑结果正确，相对于输入有 3ns 的延迟。

且连接信号 a，b，co_t 与任务内部定义的信号 numa，numb，numco 状态也保持一致。

任务操作全局变量

因为任务可以看做是过程性赋值，所以任务的 output 端信号返回时间是在任务中所有语句执行完毕之后。

任务内部变量也只有在任务中可见，如果想具体观察任务中对变量的操作过程，需要将观察的变量声明在模块之内、任务之外，可谓之"全局变量"。

例如有以下 2 种尝试利用 task 产生时钟的描述方式。

实例

//way1 to decirbe clk generating, not work

task clk_rvs_iner ;

        output    clk_no_rvs ;

        # 5 ;     clk_no_rvs = 0 ;

        # 5 ;     clk_no_rvs = 1 ;

endtask

reg          clk_test1 ;

always clk_rvs_iner(clk_test1);

//way2: use task to operate global varialbes to generating clk

reg          clk_test2 ;

task clk_rvs_global ;

        # 5 ;     clk_test2 = 0 ;

        # 5 ;     clk_test2 = 1 ;

endtask // clk_rvs_iner

always clk_rvs_global;

仿真结果如下。

第一种描述方式，虽然任务内部变量会有赋值 0 和赋值 1 的过程操作，但中间变化过程并不可见，最后输出的结果只能是任务内所有语句执行完毕后输出端信号的最终值。所以信号 clk_test1 值恒为 1，此种方式产生不了时钟。

第二种描述方式，虽然没有端口信号，但是直接对"全局变量"进行过程操作，因为该全局变量对模块是可见的，所以任务内信号翻转的过程会在信号 clk_test2 中体现出来。

automatic 任务

和函数一样，Verilog 中任务调用时的局部变量都是静态的。可以用关键字 automatic 来对任务进行声明，那么任务调用时各存储空间就可以动态分配，每个调用的任务都各自独立的对自己独有的地址空间进行操作，而不影响多个相同任务调用时的并发执行。

如果一任务代码段被 2 处及以上调用，一定要用关键字 automatic 声明。

当没有使用 automatic 声明任务时，任务被 2 次调用，可能出现信号间干扰，例如下面代码描述：

实例

task test_flag ;

        input [3:0]       cnti ;

        input             en ;

        output [3:0]      cnto ;

        if (en) cnto = cnti ;

endtask

reg          en_cnt ;

reg [3:0]    cnt_temp ;

initial begin

        en_cnt    = 1 ;

        cnt_temp  = 0 ;

        #25 ;     en_cnt = 0 ;

end

always #10 cnt_temp = cnt_temp + 1 ;

reg [3:0]             cnt1, cnt2 ;

always @(posedge clk) test_flag(2, en_cnt, cnt1);       //task(1)

always @(posedge clk) test_flag(cnt_temp, !en_cnt, cnt2);//task(2)

仿真结果如下。

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