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仿真结果分析如下：

当 PAD 方向为 input 且没有驱动时，pull 功能能通过 PAD 的值而体现。

前 60ns 内，PAD 的驱动端 PAD_REG 为 z, 可认为没有驱动，所以开始时 PULL=2, 下拉，PAD值为 0； 20ns 时，PULL=3，上拉，PAD 值为 1；

40ns 时，PULL=0，没有 pull 功能，PAD 值输入为 z。

60ns~100ns 后，PAD 的驱动端 PAD_REG 开始正常驱动。此时相当于 PAD 直接与 PAD_REG 相连，所以 PAD 值与其驱动值保持一致。

以上分析，PAD 方向都是 input，所有输出端 DOUT 与 PAD 值保持一致。

当 PAD 方向为 output 时，即 120ns 时 OEN= 0，PAD 值与输入端 DIN 值保持一致。

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关键字：例化，generate，全加器，层次访问

在一个模块中引用另一个模块，对其端口进行相关连接，叫做模块例化。模块例化建立了描述的层次。信号端口可以通过位置或名称关联，端口连接也必须遵循一些规则。

命名端口连接

这种方法将需要例化的模块端口与外部信号按照其名字进行连接，端口顺序随意，可以与引用 module 的声明端口顺序不一致，只要保证端口名字与外部信号匹配即可。

下面是例化一次 1bit 全加器的例子：

实例

full_adder1  u_adder0(

    .Ai     (a[0]),

    .Bi     (b[0]),

    .Ci     (c==1'b1 ? 1'b0 : 1'b1),

    .So     (so_bit0),

    .Co     (co_temp[0]));

如果某些输出端口并不需要在外部连接，例化时 可以悬空不连接，甚至删除。一般来说，input 端口在例化时不能删除，否则编译报错，output 端口在例化时可以删除。例如：

实例

//output 端口 Co 悬空

full_adder1  u_adder0(

    .Ai     (a[0]),

    .Bi     (b[0]),

    .Ci     (c==1'b1 ? 1'b0 : 1'b1),

    .So     (so_bit0),

    .Co     ());

//output 端口 Co 删除

full_adder1  u_adder0(

    .Ai     (a[0]),

    .Bi     (b[0]),

    .Ci     (c==1'b1 ? 1'b0 : 1'b1),

    .So     (so_bit0));

顺序端口连接

这种方法将需要例化的模块端口按照模块声明时端口的顺序与外部信号进行匹配连接，位置要严格保持一致。例如例化一次 1bit 全加器的代码可以改为：

full_adder1  u_adder1(

    a[1], b[1], co_temp[0], so_bit1, co_temp[1]);

虽然代码从书写上可能会占用相对较少的空间，但代码可读性降低，也不易于调试。有时候在大型的设计中可能会有很多个端口，端口信号的顺序时不时的可能也会有所改动，此时再利用顺序端口连接进行模块例化，显然是不方便的。所以平时，建议采用命名端口方式对模块进行例化。

端口连接规则

输入端口

模块例化时，从模块外部来讲， input 端口可以连接 wire 或 reg 型变量。这与模块声明是不同的，从模块内部来讲，input 端口必须是 wire 型变量。

输出端口

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