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对此进行一个简单的仿真，testbench 编写如下：

    end // initial begin

    //instantiation

    defparam     u_ram_4x4.MASK = 7 ;

    ram_4x4    u_ram_4x4

    (

        .CLK    (clk),

        .A      (a[AW-1:0]),

        .D      (d),

        .EN     (en),

        .WR     (wr),    //1 for write and 0 for read

        .Q      (q)

     );

    //stop simulation

    initial begin

        forever begin

            #100;

            if ($time >= 1000)  $finish ;

        end

    end

endmodule // test

仿真结果如下：

图中黄色部分，当地址第一次为 c 时写入数据 4， 当第二次地址为 c 时读出数据为 4；可知此时 ram 行为正确，且 MASK 不为 3。 因为 ram 的 Q 端 bit2 没有被屏蔽。

当第一次地址为 1 时写入数据为 9，第二次地址为 1 时读出的数据却是 1，因为此时 MASK 为 7，ram 的 Q 端信号 bit3 被屏蔽。由此可知，MASK 参数被正确改写。

带参数模块例化

第二种方法就是例化模块时，将新的参数值写入模块例化语句，以此来改写原有 module 的参数值。

例如对一个地址和数据位宽都可变的 ram 模块进行带参数的模块例化：

实例

ram #(.AW(4), .DW(4))

    u_ram

    (

        .CLK    (clk),

        .A      (a[AW-1:0]),

        .D      (d),

        .EN     (en),

        .WR     (wr),    //1 for write and 0 for read

        .Q      (q)

     );

ram 模型如下：

实例

module  ram

    #(  parameter       AW = 2 ,

        parameter       DW = 3 )

    (

        input                   CLK ,

        input [AW-1:0]          A ,

        input [DW-1:0]          D ,

        input                   EN ,

        input                   WR ,    //1 for write and

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