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Verilog 是区分大小写的。

格式自由，可以在一行内编写，也可跨多行编写。

每个语句必须以分号为结束符。空白符（换行、制表、空格）都没有实际的意义，在编译阶段可忽略。例如下面两中编程方式都是等效的。

不换行（不推荐）

换行（推荐）

注释

Verilog 中有 2 种注释方式:

用 // 进行单行注释：

reg [3:0] counter ;  // A definition of counter register

用 /* 与 */ 进行跨行注释:

wire [11:0]  addr ;/* 
Next are notes with multiple lines.
Codes here cannot be compiled.
*/assign   addr = 12'b0 ;

标识符与关键字

标识符（identifier）可以是任意一组字母、数字、$ 符号和 _(下划线)符号的合，但标识符的第一个字符必须是字母或者下划线，不能以数字或者美元符开始。

另外，标识符是区分大小写的。

关键字是 Verilog 中预留的用于定义语言结构的特殊标识符。

Verilog 中关键字全部为小写。

数值种类

Verilog HDL 有下列四种基本的值来表示硬件电路中的电平逻辑：

0：逻辑 0 或 "假"

1：逻辑 1 或 "真"

x 或 X：未知

z 或 Z：高阻

x 意味着信号数值的不确定，即在实际电路里，信号可能为 1，也可能为 0。

z 意味着信号处于高阻状态，常见于信号（input, reg）没有驱动时的逻辑结果。例如一个 pad 的 input 呈现高阻状态时，其逻辑值和上下拉的状态有关系。上拉则逻辑值为 1，下拉则为 0 。

整数数值表示方法

数字声明时，合法的基数格式有 4 中，包括：十进制('d 或 'D)，十六进制('h 或 'H)，二进制（'b 或 'B），八进制（'o 或 'O）。数值可指明位宽，也可不指明位宽。

指明位宽：

实例

4'b1011         // 4bit 数值

32'h3022_c0de   // 32bit 的数值

其中，下划线 _ 是为了增强代码的可读性。

不指明位宽:

一般直接写数字时，默认为十进制表示，例如下面的 3 种写法是等效的：

实例

counter = 'd100 ; //一般会根据编译器自动分频位宽，常见的为32bit

counter = 100 ;

counter = 32'h64 ;

负数表示

通常在表示位宽的数字前面加一个减号来表示负数。例如：

-6'd15  

-15

-15 在 5 位二进制中的形式为 5'b10001, 在 6 位二进制中的形式为 6'b11_0001。

需要注意的是，减号放在基数和数字之间是非法的，例如下面的表示方法是错误的：

4'd-2 //非法说明

实数表示方法

实数表示方法主要有两种方式：

十进制：

30.123

6.0

3.0

0.001

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